Intel Foveros 3D uczyni z procesorów klocki LEGO. Wkraczamy w erę petabajtów pamięci

Strona główna Aktualności
Źródło: Depositphotos
Źródło: Depositphotos

O autorze

Na imprezie Architecture Day, która odbyła się na początku tygodnia, Intel przedstawił strategię produkcji przyszłych procesorów. Okazuje się, że firma z Santa Clara chce wytwarzać czipy z wielu podukładów, które następnie będą układane w stosy, niczym wielowarstwowe pamięci 3D NAND, tworząc kompletny SoC. Pierwsze konstrukcje zrealizowane tym sposobem – zwanym marketingowo Foveros 3D stacking – mają ukazać się pod koniec 2019 r. i korzystać z długo wyczekiwanego procesu litograficznego klasy 10 nm.

W założeniu chodzi o to, aby procesor nie był dłużej złożonym układem monolitycznym, a całym szeregiem wyspecjalizowanych podukładów, pełniących na przykład rolę, odpowiednio: kontrolera pamięci, regulatora zasilania, karty graficznej czy koprocesora SI.

Jak nietrudno zauważyć, w takim wypadku inżynierowie zyskują znacznie szersze pole do manewru. Po pierwsze, produkcja jest tańsza, ponieważ wada pojedynczego elementu nie przekłada się na konieczność odrzucenia całego procesora. Po drugie, poszczególne komponenty tworzyć można w różnych technologiach. I tak, przykładowo, rdzenie i układ graficzny mogą zostać wyprodukowane w technologii 10 nm, interfejsy i kontrolery – 14 nm, pamięć podręczna zaś – 22 nm.

Intel „Sunny Cove”

Wraz z techniką Foveros 3D Intel przedstawił mikroarchitekturę na rok 2019 – Sunny Cove. Nie wiadomo, czy to właśnie w niej zobaczymy stosy czipów. Wiadomo natomiast, że producent szykuje sporo zmian względem Skylake'a. Konstrukcję ulepszono, aby wykonywać więcej instrukcji równolegle i z mniejszym opóźnieniem. Powiększono też niektóre bufory i pamięci podręczne.

Pamięć L1 jest o 50 proc. większa niż w Skylake'u, podobnie jak pamięć dla zdekodowanych mikrooperacji i pamięć L2 (z dokładną wielkością zależną od konkretnego procesora). Skylake ma dwa dyspozytory, wysyłające rozkazy do ośmiu portów z maksymalnie czterema instrukcjami na cykl zegara. Tymczasem Sunny Cove dysponuje czterema dyspozytorami, dziesięcioma portami i może obsłużyć pięć instrukcji na cykl. Przy czym wśród samych instrukcji także pojawiają się nowości: LEA – wszechstronna instrukcja x86 wykonująca rozmaite operacje matematyczne i obliczająca adresy pamięci, a ponadto sprzętowe wsparcie dla tasowań wektorowych i zestaw rozszerzeń AVX-512.

Co więcej, Intel obiecuje poprawę dostępu do pamięci. Skylake może wykonać dwie operacje store i jedną load na cykl. Sunny Cove podnosi liczbę operacji load do dwóch. Poza tym ma większy bufor zadań oczekujących, więc w teorii powinien lepiej radzić sobie z wykonywaniem poza kolejnością.

Mało tego, Sunny Cove wprowadza także pierwszą poważną zmianę w obsłudze przestrzeni pamięci wirtualnej x64, odkąd AMD wprowadziło 64-bitowe rozszerzenie x86-64 do x86 w 2003 roku. Choć adresy pamięci zajmują 64 bity, zawierają tylko 48 bitów z informacją (0 - 47). Górne bity są kopiami bitu 47, co ogranicza wirtualną przestrzeń adresową do 256 TB. Sunny Cove zaoferuje 57 bitów informacyjnych, z czego 52 z fizycznym adresem pamięci. W rezultacie przestrzeń adresowa wzrośnie do 128 PB, maksymalna ilość obsługiwanej pamięci RAM zaś – do 48 PB.

© dobreprogramy